在超越摩尔时代的产业背景下，高密度封装技术正逐步主导晶圆制造的开展范式。随着半导体工艺逼近物理极限（英特尔CEO帕特·基辛格指出，摩尔定律演进周期已延长至三年左右），该技术顺利获得重构芯片间互连架构，于系统层级实现了算力密度跃升、能耗效率优化及集成规模突破，成为延续芯片性能增长曲线的核心路径。

表1.先进制程的工艺指标

数据来源：IRDS，先进计算推进工作组专家咨询委员会和中国信息通信研究院，财通证券研究所

在芯片性能需求持续升级的背景下，高密度封装技术正加速渗透半导体产业链。其核心驱动力体现在：

技术维度：晶体管数量增加（与芯片面积呈正相关）仍是性能提升的主要路径，但前道制程面临双重制约—光刻掩模版尺寸的物理极限（通常≤858mm²）以及芯片良率随面积扩大呈指数级下降的趋势。在此背景下，先进封装顺利获得超越平面集成限制（如2.5D硅中介层、3D-TSV堆叠）成为延续摩尔定律的关键路径。特别对于中国大陆半导体产业，在美日荷设备出口管制强化下，7nm及以下先进制程产业化受阻，高密度集成工艺（如Chiplet异构集成）正成为突破技术封锁的战略替代方案。

成本维度：随着制程节点向5nm及以下演进，单颗芯片设计成本激增至5.42亿美元（16nm节点仅1.06亿美元）。Chiplet技术顺利获得将大尺寸SoC解构为模块化芯粒，采用差异化工艺节点独立制造（如计算单元用5nm、I/O单元用14nm），再顺利获得先进封装实现系统集成。该模式使设计成本降低40%，良率提升20%，并缩短开发周期50%以上，显著优化全生命周期经济效益

纵观芯片封装开展历史，微型化、集成化为行业开展大趋势。现阶段也正逐步向FC、WLP、2D/3D等先进封装工艺迭代。如下图所示：

图1 芯片封装逐步向传统封装，向FC、WLP、2.5D/3D等先进封装工艺迭代

图2 FC、WLP、2.5D/3D等先进封装工艺技术对比

一、先进封装工艺介绍

Bump，RDL，TSV，Wafer为先进封装的四要素，具备任意一个均可以被称为先进封装。Bump（金属凸点）承担界面互连与应力缓冲的双重功能，RDL（重布线层）实现XY平面电气路径的拓扑重构，TSV（硅通孔）则完成Z轴方向的垂直互连集成，而Wafer（晶圆）作为集成电路基础载体，同时为RDL和TSV给予介质支撑与工艺平台。为适应高密度集成与微型化需求，技术开展呈现以下趋势：Bump尺寸与节距持续微缩至10μm以下，并逐步被Hybrid Bonding（混合键合）替代——该技术顺利获得Cu-Cu原子扩散实现无凸点直接键合，消除界面物理障碍；RDL线宽/线间距（L/S）向亚微米级（<1μm）演进，支撑更高布线密度；晶圆尺寸向12英寸主流化开展（占比突破85%），提升单晶圆产出效率；TSV纵深比提升至10:1以上，通孔直径与节距同步缩小至微米量级，优化垂直互连效能。

图3 Bump 和 RDL 的开展趋势

1.1 凸点（Bump）：先进封装演化的基础

在先进封装技术体系中，凸点指顺利获得定向制备工艺在芯片表面形成的导电性突起结构，直接或间接连接芯片电极。其核心功能是在倒装芯片键合中替代传统引线，实现芯片有源面向下与基板布线层的三维互连，同时承担电气互联、热管理传导及机械应力支撑三重作用。该技术源于IBM于1960年代研发的"可控坍塌芯片连接"（C4）方案，至今仍是球栅阵列封装（BGA）、芯片尺寸封装（CSP）及倒装芯片封装（FCP）等中高端封装技术的核心，支撑着高密度面积阵列互连的实现。

图4 凸点在先进封装中的使用

在凸点制造技术体系中，电镀法因其工艺成熟度成为主流方案，其技术路径可分为两类：预成型焊球置入法（如植球技术），顺利获得精密设备将预制焊球定位键合至基板；直接成形工艺（以电镀法为代表），在晶圆表面直接构筑凸点阵列。电镀工艺凭借高度一致性及与IC/MEMS工艺的兼容性，支持多规格芯片的各类金属凸点（铜柱凸点、焊料凸点等）量产化制造。然而该技术需顺利获得精确调控电镀液组分浓度（如Sn²⁺/Ag⁺离子比例）实现合金成分控制，且存在多工序复杂性——需在维持凸点结构状态下完成种子层刻蚀与阻挡层去除。

图4 电镀凸点工艺的流程

在芯片特征尺寸持续微缩及SoC/多芯片异构集成技术驱动下，I/O互连密度的提升有助于凸点节距向亚50μm级别演进。尽管无铅焊料（如SAC305）微凸点制备工艺已相对成熟，但当凸点直径<20μm、节距<40μm时，焊料体积的急剧缩减将引发多重可靠性风险：界面金属间化合物（IMC）增厚速率提升300%（直径从20μm降至6μm时IMC生长速率从0.45增至0.58μm/min）；热循环应力下因CTE失配导致的疲劳裂纹扩展速度加快；跌落冲击中IMC脆性断裂概率上升。这些效应源于焊料微缩后表面扩散主导原子迁移，以及柯肯达尔孔洞（Kirkendall void）在薄层界面的加速形成。因此，焊料凸点主要适用于节距>100μm的中低密度场景。而铜柱凸点（Cu Pillar Bump）凭借其超高电导率（5.96×10⁷ S/m）、抗电迁移能力（耐受电流密度>10¹⁰ A/m²）及结构稳定性（剪切强度>15MPa），成为节距<50μm的高密度封装主导方案，支撑2.5D/3D IC和Chiplet集成的互连需求。

图5 倒装焊料凸点和铜柱凸点的结构

混合键合（Hybrid Bonding）顺利获得单次键合工艺同步实现介电层（如SiO₂/SiCN）与金属层（Cu）的原子级互连，其核心机理为：介电层间顺利获得范德华力键合给予机械支撑与电气隔离（键合能＞2.5 J/m²），金属Cu焊盘在热膨胀效应驱动下挤压扩散形成共价键（退火温度300–400°C），从而消除传统凸点（Bump）或引线，实现芯片垂直互连。该技术已适配倒装芯片（Flip Chip）、3D IC及晶圆级封装场景，具备三重优势：超高密度互连：互连节距突破至亚微米级（＜1μm），I/O密度提升5–10倍，支撑HBM等高性能芯片集成；工艺简化：介电材料直接替代底部填充剂（Underfill），降低封装成本15–20%；结构微型化：消除凸点使芯片厚度减少30%以上，热阻降低40%。当前Cu-Cu混合键合存在三类技术路径：晶圆到晶圆（W2W）：成熟应用于CMOS图像传感器（如索尼IMX260），顺利获得同步键合整片晶圆实现＞99%良率，成为HBM量产核心方案；芯片到晶圆（D2W/C2W）：支持异构芯片（如InP HBT与Si CMOS）的尺寸/工艺差异化集成，顺利获得等离子体活化与精准贴装（精度＜10nm）实现灵活异构集成，为AI芯片堆叠关键方向；晶圆级自组装：结合流体动力学实现多芯片并行键合，提升D2W效率3倍以上，处于产业化验证阶段。

图6 凸点键合和混合键合流程

1.2重布线（RDL）：延伸出晶圆级封装

RDL（Re-distributed layer）在晶圆表面沉积形成金属层和相应的介质层，并形成金属布线。对于传统封装方式，输入/输出（I/O）端口通常位于芯片边缘。在采用倒装芯片（Flip Chip）技术时，由于缺乏引线或引线过于密集，I/O 接触点的连接可能会受到限制。相比之下，重布线层（RDL）利用晶圆级的金属布线技术，将芯片上原有的I/O位置重新规划并调整排列，将它们重新布局到间距更宽的区域，形成平面阵列分布。这种布局使得芯片能够适应多种不同的封装形式。RDL 技术的主要优势体现在三个方面：第一时间，它能够替代部分芯片内部的线路设计，从而有效降低设计成本；其次，RDL 支持更多的引脚数量，提高了芯片的功能集成度；最后，RDL 能够给予更灵活的I/O触点间距和更大的凸点面积，这有助于减小基板与元件之间的应力，显著提升元件的可靠性。

图7 RDl 结构

RDL的制作主要依赖于电镀技术，然而，对于需要更细线宽和多层金属结构的场合，大马士革（Damascene）工艺则更为适用。电镀法的不足在于，在湿法刻蚀籽晶层时，铜线路本身也会被腐蚀，导致线宽变窄甚至可能脱落。特别是在线宽较小的情况下，如果刻蚀时间不足，籽晶层和阻挡层可能无法完全去除，从而形成残留物。相比之下，大马士革工艺则常用于高密度的RDL制造中，它顺利获得引入化学机械抛光（CMP）技术来确保平坦化，同时去除多余的铜材料及籽晶层，有效解决了上述问题。

图8 RDL 电镀工艺流程图

晶圆级封装是一种直接在晶圆形态下对芯片进行封装的技术。与传统的封装方式不同，传统方法需要先将晶圆切割成独立的芯片，然后再进行黏合封装。而晶圆级封装则是在晶圆的底部或顶部直接附着保护层和连接电路，最后再将整个晶圆切割成单个芯片。这种方法具有多项优势，包括封装尺寸小、数据传输速度快、连接密度高，同时还能缩短生产周期并降低工艺成本。

图9 传统封装和晶圆级封装流程

1.3 硅通孔（TSV）：2D 转向 3D 封装关键技术

硅通孔（TSV）技术是在芯片或晶圆之间创建并填充金属等导电材料的垂直导电孔，以此实现芯片间的垂直互连，是实现2.5D/3D封装的核心工艺。该技术将芯片上下层或芯片正面与背面的互连路径显著缩短，从而将传统的平面芯片结构扩展为垂直堆叠的结构。TSV 的主要优势在于能够有效降低寄生电容和电感，从而实现芯片间更低的功耗和更高的数据传输速度，同时还能增加带宽并实现封装的小型化。

图10 传统封装和TSV 封装结构

TSV的核心制造流程主要包括以下几个步骤：第一时间，利用深反应离子刻蚀（DRIE）技术来形成 TSV 通孔。接着，顺利获得等离子增强化学气相沉积（PECVD）工艺制备介电层，随后采用物理气相沉积（PVD）技术制作阻挡层和种子层。完成这些基础层后，使用电镀铜（Cu）将通孔填满。最后，顺利获得化学机械抛光（CMP）去除多余的金属材料，确保表面平整。若要实现三维（3D）集成，还需要额外进行晶圆减薄和薄晶键合等关键步骤。

图11 TSV 工艺制造流程

由于铜（Cu）能显著提升通孔性能，因此Via-Middle（中通孔）和Via-Last（后通孔）成为了主流的 TSV 制造方案。TSV 工艺根据其在转接板和芯片制作流程中的时机，可分为以下三类：

1.Via-First（先通孔）：这种方法在前道工序（FEOL）之前完成通孔结构的制造。具体来说，先在晶圆上刻蚀出TSV通孔，然后沉积高温电介质，再填充掺杂多晶硅，并顺利获得化学机械抛光（CMP）去除多余部分。然而，由于这种方法制造的通孔尺寸较大（通常超过100微米），且多晶硅的电阻率较高，其应用主要局限于图像传感器和MEMS器件，无法广泛用于有源器件晶圆。

2.Via-Middle（中通孔）：这种方法在前道工序和后道工序形成的工艺层之间插入TSV制作流程。在有源器件制造完成后，形成TSV结构，然后沉积电介质，再沉积钛阻挡层和铜种子层，最后顺利获得电镀铜或化学气相沉积（CVD）钨来填充通孔。其中，钨适用于高深宽比（大于10:1）的TSV，而铜则用于低深宽比（小于10:1）的TSV。中通孔的优势在于其通孔间距小（小于100微米）、电阻低，且对再布线层（RDL）通道的阻塞最小。但其缺点是必须谨慎设计以避免干扰器件性能和相邻布线层，且刻蚀、铜电镀和化学机械抛光等工序成本较高。

3.Via-Last（后通孔）：这种方法是在后道工序（BEOL）全部完成后，在晶圆的正面或背面制作TSV。正面后通孔的优点在于TSV结构的尺寸与全局布线层相近，从而简化了部分集成制造流程。但由于其会阻塞布线通道且需要刻蚀整个电介质层，导致刻蚀难度大，应用受到限制。背面后通孔则因其能省去背面焊料凸点和金属化等多个步骤，从而简化了工艺流程，因此被广泛应用于图像传感器和MEMS器件。

图12 三种TSV 结构工艺流程图

1.4 临时键合/解键合（TBDB）：超薄晶圆背面工艺的支撑

在硅通孔（TSV）制造和多片晶圆堆叠键合过程中，晶圆减薄是一个关键步骤。虽然减薄不会影响晶圆的电学性能，但会大幅削弱其机械强度。当晶圆厚度低于100微米时，由于工艺产生的残余应力、机械强度降低以及自身重量的影响，晶圆会变得异常柔软和脆弱，极易发生翘曲、弯曲甚至破裂，这给后续的背面制造工序（如光刻、刻蚀、钝化、溅射、电镀、回流焊和划切）带来了巨大的挑战。

为解决这一难题，临时键合/解键合（TBDB）技术应运而生。该技术使用载体晶圆（通常是硅、玻璃或蓝宝石）作为临时支撑，顺利获得粘合剂将待加工晶圆暂时性地固定在载体上，以完成后续的一系列工艺。当所有背面工艺完成后，再将载体晶圆与芯片晶圆分离。随着先进封装和三维（3D）集成技术的开展，部分晶圆需要减薄至30微米甚至10微米以下。因此，TBDB技术已成为处理大尺寸超薄晶圆并进行后续加工的重要解决方案。

图13 临时键合/解键合工艺流程

芯片解键合是将器件晶圆与载体晶圆分离的关键工艺，主要有四种方法：机械剥离法、湿化学浸泡法、热滑移法和激光解键合法。机械剥离法利用垂直拉力和旋转剪切力直接分离晶圆，但缺点是碎片率较高。湿化学浸泡法顺利获得溶剂浸泡来溶解粘合剂，虽然成本低，但效率低下，不适合大规模生产。热滑移法则顺利获得高温软化粘合剂，并施加剪切力使晶圆横向滑出载体，然而这种方法容易导致粘合剂残留在设备上，影响后续工艺。

激光解键合法是现在应用最广的技术。它利用激光穿透透明载体，将光子能量精确沉积在光敏材料层上，使其分解、汽化甚至等离子化，从而迅速失去粘性。同时，快速释放的气体会产生分离压力，促使晶圆自动分离。该方法可在室温下进行，并具有高效率、低机械应力以及环境友好的显著优势，因此特别适用于大尺寸超薄晶圆的制造。

表2 不同 TBDB 技术的对比

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